半導體時(shí)代始于1960年，是伴隨著(zhù)集成電路的發(fā)明而開(kāi)啟的。在集成電路中，所有有源/無(wú)源元件及其互連都集成在單個(gè)硅晶圓上，這就使得它們在便攜性、功能性、功耗和性能方面具有領(lǐng)先的優(yōu)勢。而在過(guò)去幾十年里，VLSI行業(yè)也在摩爾定律的“指導”下快速發(fā)展。所謂摩爾定律，是指集成在芯片上的晶體管數量大約每?jì)赡暝黾右槐丁?/span>
為了從縮小尺寸的晶體管獲得相應的收益，VLSI行業(yè)在不斷改進(jìn)晶體管的結構、材料、制造技術(shù)以及設計IC的工具。到目前為止，晶體管所采用的各種技術(shù)包括了高K電介質(zhì)，金屬柵極，應變硅（strained silicon），雙圖案化（double patterning），從多個(gè)側面控制通道，絕緣體上的硅（SOI）和更多技術(shù)。其中一些技術(shù)在《關(guān)于CMOS，SOI和FinFET技術(shù)的評論文章》中有討論過(guò)。
如今，物聯(lián)網(wǎng)，自動(dòng)駕駛汽車(chē)，機器學(xué)習，人工智能和互聯(lián)網(wǎng)流量的需求呈指數增長(cháng)，這將給晶體管帶來(lái)了縮小到現有7nm節點(diǎn)以下以獲得更高性能的驅動(dòng)力。然而，縮小晶體管尺寸卻存在若干挑戰。
亞微米（Sub-Micron）技術(shù)的問(wèn)題：
每次我們縮小晶體管尺寸時(shí)，都會(huì )生成一個(gè)新的技術(shù)節點(diǎn)。所以我們已經(jīng)看到了如28nm，16nm等的晶體管尺寸。我們知道，縮小晶體管可以實(shí)現更快的開(kāi)關(guān)、更高的密度、更低的功耗，更低的每晶體管成本以及跟多的其他增益。
基于CMOS（互補金屬氧化物半導體）的晶體管可以在28nm節點(diǎn)上運行良好。然而，如果我們將CMOS晶體管縮小到28nm以下，則短溝道效應變得不可控制。在該節點(diǎn)下，由drain-source電源產(chǎn)生的水平電場(chǎng)試圖控制通道。結果，柵極不能控制遠離它的漏電路徑。
16nm / 7nm晶體管技術(shù)：FinFet和FD-SOI：
VLSI工業(yè)已采用FinFET和SOI晶體管用于16nm和7nm節點(diǎn)，因為這兩種結構都能夠防止這些節點(diǎn)的漏電問(wèn)題。這兩種結構的主要目標是最大化柵極到溝道（gate-to-channel）的電容并最大限度地減小漏極到溝道（drain-to-channel）的電容。在兩個(gè)晶體管結構中，引入溝道厚度縮放作為新的縮放參數。隨著(zhù)溝道厚度減小，沒(méi)有路徑（path），因為它已經(jīng)遠離了柵極區域離。因此，柵極對通道具有良好的控制，這就消除了短通道效應。
在絕緣體上硅（SOI）晶體管中，使用掩埋氧化物層，其將主體與圖1（a）中所示的襯底隔離。由于BOX層，漏—源（drain-source）寄生結電容減小，這帶來(lái)更快的切換。對SOI晶體管來(lái)說(shuō)，它們面對的主要挑戰是難以在芯片上制造薄硅層。
圖1：a）FD-SOI結構b）FinFET結構和通道
FinFET，也稱(chēng)為三柵極控制通道，如圖1（b）中的三個(gè)側面所示。我們可以看到，有一個(gè)薄的垂直“硅體”，看起來(lái)像是由柵極結構包裹的魚(yú)的Fin。通道的寬度幾乎是Fin高度的兩倍。因此，為了獲得更高的驅動(dòng)強度，我們就使用了多Fin結構。FinFET的收益之一是帶來(lái)了更高的驅動(dòng)電流需求。但FinFET面臨的主要挑戰是復雜的制造工藝。
5nm以下的挑戰：下一步是什么？
隨著(zhù)表面粗糙度散射增加的，同時(shí)減小“硅體”厚度，這將會(huì )帶來(lái)較低的遷移率。這主要因為FinFET是3D結構，所以降低了散熱方面效率。此外，如果我們進(jìn)一步縮小FinFET晶體管尺寸，比如低于7nm，則漏電問(wèn)題再次出現。再加上如自加熱（self-heating）和閾值平坦化（threshold flattening）等諸多問(wèn)題也會(huì )被考慮進(jìn)來(lái)，這就推動(dòng)我們去研究其他可能的晶體管結構，并用新的有效材料替換現有材料。
根據ITRS路線(xiàn)圖（國際半導體技術(shù)路線(xiàn)圖），下一代技術(shù)節點(diǎn)分別為5nm，3nm，2.5nm和1.5nm。在VLSI行業(yè)和學(xué)術(shù)界，也正在進(jìn)行許多不同類(lèi)型的研究和研究，以尋找滿(mǎn)足這些未來(lái)技術(shù)節點(diǎn)要求的潛在解決方案。在這里，我們討論一些有前景的解決方案，其中包括了碳納米管FET（carbon nanotube FET）、GAA晶體管結構和化合物半導體等用于未來(lái)節點(diǎn)的技術(shù)。
CNT（碳納米管）展示了一類(lèi)新興的半導體材料，它是由卷起的單片碳原子組成以形成的管狀結構。CNTFET是一個(gè)場(chǎng)效應晶體管（FET），使用半導體CNT作為兩個(gè)金屬電極之間的溝道材料，這就形成了源極和漏極接觸。在這里，我們將討論碳納米管材料以及它如何在較低的技術(shù)節點(diǎn)下給FET帶來(lái)提升。
什么是碳納米管？
CNT是由碳制成的管狀材料，擁有可在納米尺度上測量的直徑。它們具有長(cháng)而中空的結構，由一個(gè)原子厚的碳片形成，這個(gè)東西就被稱(chēng)為“石墨烯”（Graphene）。碳納米管具有不同的結構、長(cháng)度、厚度、螺旋度和層數。主要被分類(lèi)為單壁碳納米管（Single Walled Carbon Nanotube ：SWCNT）和多壁碳納米管（Multi-Walled Carbon Nanotube ：MWCNT）。如所示圖3（a） ，可以看到，單壁碳納米管是由單層的石墨烯構成，而多壁碳納米則是由多個(gè)石墨烯層組成。
圖3：a）單壁和多壁CNT b）手性矢量表示
碳納米管的特性：
碳納米管在熱穩定性和物理穩定性方面具有優(yōu)異的表現，如下所述：
1、金屬和半導體行為
CNT可以表現出金屬和半導體行為。這種行為變化取決于石墨烯片的卷繞方向，這被稱(chēng)為手性矢量(chirality vector)。該向量由一對整數（n，m）表示，如圖3（b）所示。如果'n'等于'm'，或者'n'和'm'的差值是三的整數倍,則CNT表現為金屬，否則它表現為半導體。
2、令人難以置信的流動(dòng)性
因為SWCNT能夠表現為金屬或半導體，所以擁有對稱(chēng)傳導（symmetric conduction）和承載大電流的能力，這就使得它們具有很強的電子應用潛力，由于沿CNT軸的低散射率，沿CNT長(cháng)度的電子和空穴具有很高的電流密度。數據顯示，CNT可以承載大約10 A / nm^ 2的電流，而標準金屬線(xiàn)的載流能力僅為10 nA / nm^ 2。
3、出色的散熱性
熱管理是電子設備性能的重要參數。碳納米管（CNT）是眾所周知的納米材料，擁有出色的散熱性能。此外，與硅相比，它們對I-V特性的溫度升高影響較小。
碳納米管的帶隙可以通過(guò)其手性（chirality）和直徑改變，因此可以使碳納米管表現得像半導體。半導體CNT可以是納米級晶體管器件溝道材料的有利候選者，因為它提供了遠超傳統硅MOSFET的許多優(yōu)點(diǎn)。碳納米管傳導熱量類(lèi)似于鉆石或藍寶石。此外，與硅基器件相比，它們的切換更可靠，功耗更低。
此外，CNFETS的跨導率（trans-conductance）比其對應物（counterpart）高四倍。CNT可與High-K材料集成，從而為通道提供良好的柵極控制。由于遷移率增加，CNFET的載流子速度是MOSFET的兩倍。在相同的晶體管尺寸下，N型和P型CNFET的載流子遷移率類(lèi)似。但在CMOS中，因為遷移率值不同，PMOS（P型金屬氧化物半導體）晶體管尺寸大約是NMOS（N型金屬氧化物半導體）晶體管的2.5倍。
CNTFET的制造是一項非常具有挑戰性的任務(wù)，因為它需要精確和準確的方法。在這里我們討論頂部門(mén)控（Top-gated）的CNTFET制造方法。
該技術(shù)的第一步始于將碳納米管放置在氧化硅襯底上，然后分離各個(gè)管，使用先進(jìn)的光刻來(lái)定義和圖案化源極和漏極觸點(diǎn)。然后通過(guò)改善觸點(diǎn)和CNT之間的連接來(lái)減小接觸電阻。通過(guò)蒸發(fā)（evaporation）技術(shù)在納米管上進(jìn)行薄頂柵（top-gate）電介質(zhì)（dielectric）的沉積（deposition）。最后，為了完成該過(guò)程，柵極接觸被沉積在柵極電介質(zhì)上。
圖4：碳納米管FET的概念
CNTFET面臨的挑戰：
在商用CNFET技術(shù)的路線(xiàn)圖上，存在許多挑戰。他們中的大多數已經(jīng)得到一定程度的解決，但其中也有一些尚未得到克服。在這里，我們將討論CNTFET的一些主要挑戰。
1、接觸電阻
對于任何先進(jìn)的晶體管技術(shù)來(lái)說(shuō)，晶體管尺寸減小而帶來(lái)的接觸電阻的增加是他們面對的主要性能問(wèn)題。由于晶體管的按比例縮小，接觸電阻顯著(zhù)增加，這就帶來(lái)晶體管性能下降。到目前為止減小器件觸點(diǎn)的尺寸帶來(lái)執行量（execution）大幅下降，這是硅和碳納米管晶體管技術(shù)面臨的挑戰。
2、碳納米管的合成
CNT的另一個(gè)挑戰是改變其手性（chirality），使其表現得像個(gè)半導體。合成的管（synthesized tubes）具有金屬和半導體的混合物。但是，由于只有半導體元件有資格成為晶體管，因此需要發(fā)明新的工程方法，在將金屬管與半導體管分離時(shí)獲得明顯更好的結果。
3、開(kāi)發(fā)非光刻工藝，將數十億個(gè)這些納米管放置在芯片的特定位置上，這構成了極具挑戰性的任務(wù)。
目前，許多工程團隊正在對行業(yè)和大學(xué)中的CNTFET器件及其邏輯應用進(jìn)行研究。在2015年，一家領(lǐng)先的半導體公司的研究人員成功地使用“緊密接觸方案”（close-bonded contact scheme）將金屬觸點(diǎn)與納米管結合起來(lái)。他們通過(guò)在管的末端放置金屬接觸并使它們與碳反應形成不同的化合物來(lái)實(shí)現這一點(diǎn)。這項技術(shù)幫助他們將觸點(diǎn)縮小到10納米以下而不影響性能。
未來(lái)的潛在晶體管結構之一是GAAFET（Gate all around FET）。Gate-all-around FET是FinFET的擴展版本。在GAAFET中，柵極材料從四個(gè)方向圍繞溝道區域。在簡(jiǎn)單的結構中，作為溝道的硅納米線(xiàn)被柵極結構“包圍”。垂直堆疊的多個(gè)水平納米線(xiàn)結構被證明非常適合于提高每個(gè)限定區域的電流。圖5中展示出了多個(gè)垂直堆疊的gate-all-around硅納米線(xiàn)的概念。
圖5：垂直堆疊的納米線(xiàn)GAAFET
除硅材料外，還可以使用一些其他材料，如InGaAs，鍺納米線(xiàn)，借助這些材料能獲得更好的移動(dòng)性。
在復雜的柵極制造，納米線(xiàn)和接觸方面，GAAFET存在許多障礙。其中一個(gè)具有挑戰性的工藝是從硅層制造納米線(xiàn)，因為它需要一種新的蝕刻工藝方法。
最近，位于魯汶的研發(fā)公司聲稱(chēng)，他們在直徑為10納米以下的納米線(xiàn)上使用GAAFET在通道上實(shí)現了出色的靜電控制。去年，一家領(lǐng)先的半導體公司推出了一款5nm芯片，該芯片采用堆疊納米線(xiàn)GAAFET技術(shù)，在50mm^2芯片上集成了300億個(gè)晶體管。據稱(chēng)，與10nm節點(diǎn)相比，該芯片性能提高了40％，在相同性能下功耗降低了70％。
繼續晶體管微縮的另一種有希望的方法是選擇表現出更高載流子遷移率的新型材料，而擁有來(lái)自III、V族成分的化合物半導體與硅相比，明顯擁有更高的遷移率。其中一些化合物半導體實(shí)例是銦鎵砷（InGaAs），砷化鎵（GaAs）和砷化銦（InAs）。根據各種研究，化合物半導體與FinFET和GAAFET的集成在更小的節點(diǎn)處表現出優(yōu)異的性能。
化合物半導體的主要問(wèn)題是硅和III-V半導體之間的大的晶格（lattice）失配，導致晶體管溝道的缺陷。有一家公司開(kāi)發(fā)了一種含有V形溝槽的FinFET進(jìn)入硅襯底。這些溝槽充滿(mǎn)銦鎵砷并形成晶體管的鰭片。溝槽底部填充磷化銦以減少漏電流。利用這種溝槽結構，已經(jīng)觀(guān)察到缺陷在溝槽壁處終止，從而能夠降低溝道中的缺陷。
結論
從22nm節點(diǎn)到7nm節點(diǎn)，FinFET已被證明是成功的，并且它還可以繼續縮小到另一個(gè)節點(diǎn)。但我們也應該看到，除此之外，還存在各種挑戰，如自加熱，遷移率降低，閾值平坦等。
我們已經(jīng)討論了碳納米管的優(yōu)異運動(dòng)特性，散熱性，高載流能力,這將為替代現有硅技術(shù)提供了有前景的解決方案。
隨著(zhù)水平納米線(xiàn)的堆疊打開(kāi)“第四柵極”，Gate-all-around晶體管結構也是替換FinFET垂直Fin結構以獲得良好靜電特性的良好候選者。
雖然目前尚不清楚技術(shù)路線(xiàn)圖中的下一步是什么。但是可以肯定的是，在未來(lái)的晶體管技術(shù)中，必須改變現有的材料，結構，EUV（極紫外）光刻工藝和封裝，才能繼續延續摩爾定律。
