芯片（die）堆疊正在引起更多關(guān)注，但設計流程還沒(méi)有完全準備好支持它。先進(jìn)的封裝技術(shù)被視為摩爾定律縮放的替代品，或者是一種增強它的方法。但是，為證明這些設備能夠以足夠的直通率來(lái)產(chǎn)量制造而給予的大量關(guān)注與對先進(jìn)封裝對設計和驗證流程的要求之間存在巨大的差距。
并非所有先進(jìn)的封裝都對工具和方法提出了相同的要求。 2.5D封裝的要求與單片3D IC的要求大不相同。還有小芯片，各種類(lèi)型的扇出和扇入，系統級封裝方法，以及封裝和直接鍵合方法。根據封裝類(lèi)型，可能需要混合使用PCB和IC設計技術(shù)和工具。無(wú)論使用哪種類(lèi)型的封裝，都可能需要添加各種形式的驗證方法。
那么，行業(yè)在適應或增加必要的工具和流程以使更廣泛的行業(yè)可以使用這項技術(shù)的地方在哪里？
市場(chǎng)領(lǐng)導者始終是第一個(gè)轉向最新節點(diǎn)的人，因為它為他們提供了維持競爭優(yōu)勢所需的擴展，功能和性能優(yōu)勢。 “對于大多數人來(lái)說(shuō)，整體芯片單片擴展的形式即將結束，”西門(mén)子事業(yè)部Mentor董事會(huì )系統部產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Keith Felton說(shuō)。 “7nm是非常昂貴的，每個(gè)晶圓的產(chǎn)量不是那么好，你必須制造數百萬(wàn)片芯片才能覆蓋住NRE。當你的芯片規模很大時(shí)，你通常最好將設計分解成更小的塊，你可以在芯片的那一部分使用適當的工藝節點(diǎn)或技術(shù)，然后將它們集成在一個(gè)硅插入器上。你會(huì )得到更便宜的東西。您可以更快地推向市場(chǎng)。如果你想進(jìn)行更新，你可以只更換一個(gè)或兩個(gè)小芯片并擁有一個(gè)新產(chǎn)品，而不必重新安裝一個(gè)全新的SoC。“
雖然其中一些可能是對未來(lái)的預測，但它正是推動(dòng)當今行業(yè)發(fā)展的動(dòng)力。
“我們現在有一些目前成本相當高的選擇，但它們有很多優(yōu)勢，”Cadence公司IC封裝產(chǎn)品管理總監John Park說(shuō)。 “在過(guò)去的幾年里，我們一直在從小型PCB轉變?yōu)殚_(kāi)始看起來(lái)像一個(gè)大型集成電路。”
Park展示了該行業(yè)從引線(xiàn)框架到球柵陣列（BGA）以及現在的2.5D和3D技術(shù)（圖1）所采用的工藝路徑。
圖1.封裝技術(shù)和開(kāi)發(fā)流程的演變。 資料來(lái)源：Cadence
使用2.5D集成技術(shù)，您可以從電路板移動(dòng)存儲器并使用硅插入器將其集成到處理器旁邊，這可以通過(guò)縮短距離和擴大數據管道來(lái)減少延遲。 “你用什么工具來(lái)實(shí)現插入器？”Park問(wèn)道。 “你用什么走線(xiàn)（routing）和布局？怎么把它流片出去（tape out）？它需要以IC格式流片。從歷史上看，封裝采用PCB格式流程，例如Gerber或IPC2581格式的文件。“
這將對工具產(chǎn)生巨大影響。 “你需要一種類(lèi)似PCB的技術(shù)來(lái)進(jìn)行一些路由，因為它們在交互式和手動(dòng)路由方面比傳統的IC設計工具更加先進(jìn)，而傳統的IC工具往往是更多的批量應用，”他指出。 “但我還需要一些IC技術(shù)。我需要創(chuàng )建掩模層（ mask layers）和GDS，因為它們將使用IC設計過(guò)程制造。一旦我們進(jìn)入3D IC，這純粹是一個(gè)IC過(guò)程。它從計劃到簽收，包括時(shí)序分析。另外，您需要多芯片（multiple-die）的LVS檢查。封裝設計師從電路板設計師變?yōu)樾酒O計師。它還延伸到生態(tài)系統中，每個(gè)新的封裝版本都需要參考工藝流程和相關(guān)的PDK。“
器件封裝設計示例
器件封裝設計
這不僅僅是一個(gè)工具變化。設計文化也隨著(zhù)工具而變化。 Mentor的技術(shù)營(yíng)銷(xiāo)工程師John Ferguson表示，“我很想知道在驗證封裝級別的裝配設計方面存在多少剛性或者多少種格式。” “有一個(gè)粗略的設計規則手冊，如果你遵循，你應該能夠制造它。用戶(hù)可以通過(guò)觀(guān)察它來(lái)解決這個(gè)問(wèn)題。但是沒(méi)有人真正關(guān)心過(guò)?，F在我們談?wù)摰氖菙凳f(wàn)或數百萬(wàn)個(gè)引腳。能夠通過(guò)觀(guān)察它們進(jìn)行檢查的想法是不可能的。“
幫助這個(gè)行業(yè)的是一個(gè)名為CHIPS的DARPA項目計劃，它推動(dòng)了芯片概念的發(fā)展。 “在過(guò)去，所有的IP都在同一個(gè)工藝節點(diǎn)上，”Park解釋道。 “現在你把它分開(kāi)并以與節點(diǎn)無(wú)關(guān)的方式重建它。 SerDes可以是28nm，內存可以是32nm，7nm的視頻芯片等等。我有那種靈活性。但它比這更復雜，因為小芯片是物理上實(shí)現的第三方IP版本”。“這些方面的流程需要在物理和協(xié)議級別上進(jìn)行一些額外的工作。
整個(gè)封裝是否需要作為單個(gè)芯片處理？ “我們今天已經(jīng)面臨著(zhù)對1億門(mén)級的設計進(jìn)行分析和驗證的挑戰，”Synopsys的3DIC布局和驗證應用工程師Frank Malloy說(shuō)。 “現在你在頂部堆疊另外1億個(gè)門(mén)，如果你試圖將它視為一個(gè)巨大的設計，你的內存使用和運行時(shí)將失去控制。我們需要抽象能夠建模和封裝設計的某些部分，并減少對內存和運行時(shí)的影響。“
器件封裝設計
器件封裝設計
但也有一些關(guān)鍵的信息，必須在各個(gè)部分之間共享。 “在當今復雜的設計中，IR跌落分析至關(guān)重要，”Malloy說(shuō)。 “現在，當你在一個(gè)芯片die上面有另一個(gè)芯片die時(shí)，你必須計算一個(gè)大芯片die的IR壓降，它必須從封裝通過(guò)底部芯片die向頂部芯片die進(jìn)行供電和接地。上芯片die的IR下降將受到下芯片die的IR下降的影響，因此我們必須進(jìn)行多芯片die的IR下降分析。
在一個(gè)設計環(huán)境下將這些部件拉到一起是一種有吸引力的方式或降低復雜性。
“基于模型的界面是任何試圖將多個(gè)芯片die集成到系統中并嘗試處理這些交互的人的優(yōu)雅解決方案，”ANSYS模擬和混合信號解決方案高級產(chǎn)品經(jīng)理Karthik Srinivasan說(shuō)。 “IR下降可以以提取的方式完成，但是對于正在組裝的系統并擁有真正的3D IC的人來(lái)說(shuō) - 一個(gè)芯片與凸點(diǎn)連接而另一個(gè)芯片通過(guò)微凸塊饋送 - 在為了進(jìn)行真正的IR分析時(shí)他們需要知道芯片die的負載。你需要一個(gè)并發(fā)模擬環(huán)境。“
芯片封裝的設計成本
芯片封裝設計
今天，那些抽象不是標準的。 “今天確實(shí)存在一些必要的抽象，但每個(gè)供應商都有自己的專(zhuān)業(yè)和自己的做事方式，”弗格森指出。 “在代工廠(chǎng)和用戶(hù)之間，隨著(zhù)時(shí)間的推移，這將會(huì )合并，我們將全部采用相同的設計實(shí)踐。”
最終，標準機構將參與進(jìn)來(lái)。 “有些標準機構，例如Si2，正試圖提出一些這些抽象的無(wú)IP定義，”費爾頓解釋道。 “但是，今天存在很多格式。 它們可能不太理想，但它包括LEF / DEF文件，GDS文件，逗號分隔值電子表格，AIF文件到BGA.txt文件。 在早期，你必須要小心，你不要太嚴格。 這可能會(huì )迫使用戶(hù)進(jìn)入特定的使用模型。 我們已經(jīng)看到客戶(hù)在使用不同形式的數據攻擊具有同一問(wèn)題的非常多樣化的數據格式。 他們想要的是一種盡可能開(kāi)放的解決方案，因此他們不會(huì )被迫進(jìn)入限制性數據流。“
在小芯片的概念成為現實(shí)之前，可能需要標準接口。 “高帶寬內存（HBM）是一個(gè)早期的例子，”Park說(shuō)。 “這有點(diǎn)容易，因為它只是一個(gè)針對特定應用程序的內存接口。小芯片接口必須更通用。“
DARPA CHIPS計劃正在解決這個(gè)問(wèn)題。他們選擇了先進(jìn)接口總線(xiàn)（AIB，Advanced Interface Bus）作為物理層接口，由英特爾開(kāi)發(fā)，用于嵌入式多芯片互連橋（EMIB，Embedded Multi-Die Interconnect Bridge）中的芯片到芯片連接。英特爾通過(guò)DARPA計劃提供AIB免版稅。其他公司正在開(kāi)發(fā)在此接口之上運行的輕量級協(xié)議。
但是可能需要多個(gè)專(zhuān)用接口。 “HBM是一個(gè)高度并行化的接口，您可以在不使用高速I(mǎi)O的情況下移動(dòng)大量數據，”Felton解釋道。 “它可以為您提供遠遠超出功耗的吞吐量，從而減少散熱問(wèn)題。有PAM4，那里有很多協(xié)議接口。根據芯片的類(lèi)型及其功能，芯片組將根據所需的性能支持一個(gè)或多個(gè)標準接口。“
今天，必須設計封裝，并且可能需要對設計進(jìn)行分區。走線(xiàn)（Routing）可能涉及多個(gè)芯片。分析必須考慮到封裝中的所有內容以及更多內容。
“幾年前，一位包工程師花了90％的時(shí)間來(lái)實(shí)施，”Park說(shuō)。 “這包括諸如布線(xiàn)設計，創(chuàng )建電源平面和進(jìn)行電氣特性描述等任務(wù)。如果你今天和同一個(gè)人談話(huà)，那部分工作不到50％。他們花了很多時(shí)間在走線(xiàn)設計階段與芯片團隊合作。他們正試圖根據成本，性能，物理特性和功耗來(lái)找出最適合該芯片的封裝技術(shù)。“
這在多個(gè)層面上變得復雜。 “你可能有六個(gè)小芯片，你可能有不同類(lèi)型的內存，無(wú)論是堆疊還是并排，你可能正在考慮使用插入器或嵌入式插入器橋，”Felton補充道。 “您基本上處理多層次的基板集成，并排，堆疊，嵌入，您需要一個(gè)可以快速評估這些不同場(chǎng)景的環(huán)境，以便了解它們在總體目標方面為您提供的服務(wù)。”
芯片封裝的設計應用
芯片封裝的設計應用
但設計流程是可以看到主要影響的地方。 “我們已經(jīng)修改了芯片設計鏈中的每一個(gè)工具，從實(shí)施到驗證，包括物理設計，靜態(tài)時(shí)序分析，寄生參數提取，設計規則檢查（DRC）和LVS，”Malloy說(shuō)。 “這些工具中的每一個(gè)都得到了增強，以支持3D設計。大多數設計今天都是單獨完成的，但是在流程中的某些時(shí)候你將它們組合在一起。然后我們需要讀取兩個(gè)裸片并查看它們之間的優(yōu)化。我們應該在哪里移動(dòng)凸塊，以便通過(guò)兩個(gè)芯片die獲得最短的導線(xiàn)長(cháng)度？我們應該在哪里移動(dòng)bumps（電源）或門(mén)電路（邏輯gates），以便我們通過(guò)它們兩者獲得最快的時(shí)間？我們最近對提取和分析進(jìn)行了改進(jìn)，以便能夠查看兩個(gè)裸片并查看兩個(gè)裸片之間的導線(xiàn)上可能發(fā)生的電容耦合?，F在這些具有混合鍵合的裸片非常接近，因此兩者的最頂層金屬層可以相互作用，并且在兩種完全不同的設計之間具有電容耦合。
還有更多的事情要來(lái)。 “你不再只有兩個(gè)維度，現在你有第三個(gè)維度，”帕克說(shuō)。 “從理論上講，你有20多個(gè)金屬層可以玩，因為你有兩個(gè)面對面的芯片die。如果我在同一芯片上將兩個(gè)功能塊彼此相鄰放置，但由于其他限制，它們距離太遠，我可以移動(dòng)一個(gè)功能塊到它上面的芯片中。這有什么用？它是如何工作的？它有何種影響？路由（Routing）成為一個(gè)三維問(wèn)題。如果底部芯片上的路由資源耗盡，即使您嘗試連接底部芯片上的兩個(gè)旗艦，您也有可能通過(guò)過(guò)孔（via）的方式到頂部芯片并在該芯片上找到路由資源然后過(guò)孔回到底部。你必須在兩個(gè)三維堆疊的芯片上進(jìn)行時(shí)序收斂。“
先進(jìn)的器件封裝設計
先進(jìn)的器件封裝設計
高級封裝的重新工具化才剛剛開(kāi)始。雖然EDA公司不能停止投資遵循最新實(shí)施的工藝節點(diǎn)，但他們還必須大力投資新的封裝技術(shù)的設計流程。與僅影響后端工具的最新工藝節點(diǎn)的更新不同，封裝設計將影響設計流程中的所有內容，并為全新工具添加一些要求。
他們需要多長(cháng)時(shí)間才能實(shí)現這些目標？ “在過(guò)去，公司正在收集數據，但在短期內并沒(méi)有真正計劃任何事情，”弗格森說(shuō)。 “今天，雖然它仍在進(jìn)行實(shí)驗，但它不再只是踢輪胎了。 他們決定買(mǎi)一輛車(chē)，他們正試圖確定將哪輛車(chē)帶回家。“
